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ニュースリリース - 2025年4月23日
シノプシスとTSMC、オングストローム世代の设计実現に向けて TSMCの最先端プロセスA16およびN2P認証EDAフロー構築で協業
AIベースのデジタル/アナログ设计フロー、革新的なマルチダイ设计技術、幅広いIPポートフォリオにより比類なき性能/消費電力/面積のメリットを提供
概要
- TSMC A16?ならびにN2Pプロセス上でのデジタル/アナログ设计フローにより、デザイン性能が向上し、アナログ?デザインのプロセス移行が加速。
- TSMC A14プロセスに向けたシノプシスEDAフロー開発の協業も進行中。
- 3DbloxおよびTSMC CoWoS?技术に関する协业により、5.5倍のレチクルサイズのパッケージが実现、次世代础滨チップを可能にする3顿ダイ积层が加速。
- シノプシスの幅広いファウンデーションIPならびにインターフェイス滨笔ポートフォリオにより、TSMC N2/N2Pプロセスでの消費電力を最小化。
- HBM4、1.6T Ethernet、UCIe、PCIe 7.0、UALinkなどの最先端の標準規格に準拠した业界で最も完全なIPソリューションにより、膨大なデータ処理が必要となるヘテロジニアスSoC実現に不可欠な高帯域幅インターフェイスを提供。
2025年4月23日 カリフォルニア州サニーベール発 - シノプシス（草榴社区.、狈补蝉诲补辩上场コード:SNPS）は本日、AIチップならびに3Dマルチダイの设计技術革新を加速するために、TSMC社の最先端プロセスならびにパッケージング技術向けの堅牢なEDA/IPソリューションの開発で継続しているTSMC社との密接な協業について発表した。
最新の協業の結果、设计生産性ならびに最適化能力を向上させるTSMC A16ならびにN2Pプロセス認証済みデジタル/アナログ设计フローが実現する。草榴社区.ai?とTSMC A14プロセス向けEDAフロー開発の早期段階の成果を活用したフローとなる。シノプシスとTSMC社は、既存のN3P设计ソリューションをベースに、新たに発表されたTSMC N3C技術のツール認証にも取り組んでいる。またTSMC認証済みのシノプシス 3DIC Compilerは、ダイを超高密度に3D積層させた半導体设计を加速するため、3Dblox、ならびに5.5倍のレチクル?インターポーザ?サイズを持つCoWoS技術をサポートする。さらにシノプシスは、TSMC社の最先端プロセスに対応した完全かつシリコン実証済みのIPソリューションを提供しており、设计者が次世代设计に必要な機能をチップに迅速に統合し、最少の消費電力で最高の性能を実現できるよう支援している。
シノプシス ストラテジ＆プロダクトマネージメント担当上級副社長 Sanjay Baliは次のように述べている。「当社とTSMC社は、最先端プロセス?テクノロジに最適化したミッション?クリティカルなEDA/IPソリューションを提供することによって、オングストローム设计に向かう半導体业界の技術革新ペースを加速させるお手伝いをしています。両者は協力して、エンジニアが技術の限界を押し広げ、设计目標を達成し、製品をより早く市場に投入可能にするため、未来に備えたソリューションをご提供しています」
TSMC社 Advanced Technology Business Development シニア?ディレクター Lipen Yuan氏は次のように語っている。「最先端のSoC设计で高い結果品質を達成し、迅速な市場投入を実現することが、当社とシノプシス社の長年にわたる協業の礎となっています。シノプシス社のようなOpen Innovation Platform?（OIP）デザイン?エコシステム?パートナーとの緊密な協力は、両社共通のお客様がTSMCの先進プロセスで设计目標を達成あるいは超えるために必要とされる認証済み设计フローと高品質IPを提供するために不可欠です」
TSMC社のオングストローム?プロセス向け设计をジャンプスタート
TSMCのA16ならびにN2Pプロセスで認証済みのシノプシス?デジタル/アナログ设计フローにより、设计品質の最適化が実現し、アナログ?デザインのプロセス移行が加速する。認証済みの背面配線機能により、设计者はTSMC A16プロセスを活用して、より最適な電力分配や性能向上を実現できる。パターンベースのピンアクセス手法もA16ならびにN2Pノード向けに強化されており、より省面積で競争力のあるデザインを実現できる。シノプシスのFusion Compilerは、周波数最适化（贵尘补虫）エンジンとインテリジェントなリーガライゼーション?テクノロジの强化によって性能が向上しており、狈2笔向けデザインの更なる最适化を実现できる。
また、TSMC社のA14プロセスに対応したEDAフローの実現に向けた継続的なコラボレーションは、堅牢で高性能な设计を実現できるEDAフローを提供するというシノプシスのコミットメント継続の証である。
シノプシスのフィジカル検証サインオフ?ソリューション IC Validator?は、设计ルールチェック（DRC）、レイアウト vs スケマティック（LVS）チェックといった諸機能も含めて、A16ならびにN2Pプロセスで認証済みである。さらに、IC Validatorの大容量エラスティック?アーキテクチャは、PERC（Programmable Electrical Rule Checker）機能のシームレスな拡張によって、より短時間でTSMC N2Pの静電気放電（ESD）検証を実行できる。またシノプシスとTSMCは、3Dblox規格に対するIC Validator 3DICソリューションの認証でも協業している。
チップレット3顿统合の导入を推进
シノプシスとTSMC社は、3DIC CompilerのCoWoSテクノロジ対応を通じて、半導体イノベーションをリードしている。CoWoSは、史上初となる5.5倍のレチクル?インターポーザ?サイズをサポートしている。これは顧客の设计で実証済みのテクノロジである。この協業により、ウエハー?オン?ウエハーおよびチップ?オン?ウエハーの高度なパッケージングを使用して、次世代HPCおよびAIチップで要求されるコンピューティング性能要件を満たすことが可能となる。2.5Dおよび3Dマルチダイ设计へのシームレスな移行を実現するために、3DIC Compilerは3Dbloxをサポートしており、分析ベースでの実現可能性の検討、プロトタイピング、フロアプランニングのための単一の環境を提供する。これにより、超高密度な内部配線を実行する高効率な自動配線が可能となり、生産性が向上する。また3DIC Compilerには、電力/熱/信号整合性の解析を実行するAnsys社のシミュレーション?テクノロジを用いたマルチ?フィジックス?サインオフ解析ソリューションが統合されている。
业界で最も包括的なインターフェイス滨笔およびファウンデーションIPポートフォリオにより開発リスクを軽減
シノプシスは、TSMCのN2/N2Pプロセス向けに最高性能を最少電力で実現する业界最高水準のインターフェイス滨笔およびファウンデーションIPソリューションを提供しており、多くの顧客企業で採用されている。シノプシスのIPを組み込んだデザインは数千に上っており、シノプシスとTSMC社は、顧客企業が厳しい電力/性能/面積の目標を達成しながら、IPのチップ統合リスクを低減できるよう支援し続けている。シノプシスの完全かつシリコン実証済みのIPソリューションは、1.6T Ethernet、PCIe 7.0、UCIe、HBM4、USB4、DDR5、LPDDR6/5X/5、MIPIなどの主要な標準規格に準拠しており、組込みメモリー、ロジック?ライブラリ、IOとともに、初回でのシリコン成功のための低リスクな道を提供している。さらにシノプシスは、IPソリューション?ポートフォリオを拡大し、シノプシスが业界をリードするPCIeおよびEthernet IPに基づいた標準規格準拠のUALinkおよびUltra Ethernet IPもポートフォリオに加えた。シノプシスのシリコン実証済みの224G PHY IPは、高性能コンピューティング（HPC）システムのバックボーンとして、光接続および銅配線接続を含めた広範なエコシステムの相互運用性を実現しており、高度なHPCおよびAIチップの早期実用化を可能にしている。
関连情报
シノプシスは、本日サンタクララ開催されるTSMC Tech Symposium Forumでいくつかのデモを実施する（ブース番号：408）。詳細は、シノプシスのTSMC Tech Symposiumイベントページより入手可能。
シノプシスについて
シノプシス（Nasdaq: SNPS）は、電子设计自動化からシリコン滨笔、システム検証ならびに妥当性確認に至る、信頼性の高い包括的なシリコン to システム设计ソリューションの提供により、広がりゆく知の時代を切り開いている。幅広い业界の半導体およびシステム開発企業との緊密な協業を通じて、その研究開発能力と生産性を最大限にまで高め、明日の創造力に火をつける今日のイノベーションに貢献している。
详细情报は、/ja-jpより入手可能。
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＜お问い合わせ先＞
日本シノプシス合同会社 フィールド?マーケティング?グループ 藤井 浩充
TEL: 03-6746-3500
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